芯片制造商目前只看到采用如今的finFET技術(shù)有可能延伸至7納米，至于5納米尚不清楚，或者有可能最終并不能實(shí)現(xiàn)。實(shí)際上在5納米時(shí)有許多技術(shù)上的挑戰(zhàn)，成本之高可能無法預(yù)計(jì)。

                          功能與成本是半導(dǎo)體通向5納米最大挑戰(zhàn)　　
　　半導(dǎo)體業(yè)自28納米進(jìn)步到22/20納米，受193i光刻機(jī)所限，必須采用兩次圖形曝光技術(shù)(DP)，再進(jìn)一步至16/14納米時(shí)大多采用finFET技術(shù)。如今finFET技術(shù)也一代一代升級(jí)，加上193i的光學(xué)技術(shù)延伸，采用SADP，SAQP等，所以未來10納米，甚至7納米時(shí)基本上可以使用同樣的設(shè)備，似乎己無懸念，就是芯片的制造成本會(huì)迅速增加。然而到5納米時(shí)肯定是個(gè)坎，如果EUV不能準(zhǔn)備好，就要被迫采用五次圖形曝光技術(shù)(FP)，這己引起全球業(yè)界的關(guān)注。

　　下文討論的是5納米生產(chǎn)線，范圍更寬廣，至今業(yè)界尚無它的投資估計(jì)。但是根據(jù)16/14納米的經(jīng)驗(yàn)，以每1000硅片需要1.5億至1.6億美元計(jì)，推測(cè)未來的5納米制程，因?yàn)榭赡芤玫紼UV光刻，每臺(tái)設(shè)備需約1億美元，因此它的投資肯定會(huì)大大超過之前。所以未來建設(shè)一條芯片生產(chǎn)線需要100億美元完全可能。

　　生產(chǎn)線的量產(chǎn)是個(gè)系統(tǒng)工程，需要材料、設(shè)備、晶體管結(jié)構(gòu)、EDA工具等與之配套，對(duì)于半導(dǎo)體業(yè)是個(gè)更大的挑戰(zhàn)。

　　新的晶體管型式，加上掩膜、圖形、材料、工藝控制及互連等問題,加總起來導(dǎo)致未來半導(dǎo)體業(yè)將面臨許多的困難。

　　在近期的會(huì)議上，intel發(fā)布的一份報(bào)告引起業(yè)界關(guān)注，并進(jìn)一步推動(dòng)業(yè)界開始思考未來先進(jìn)工藝制程的發(fā)展方向。

　　intel公司提出下一代晶體管結(jié)構(gòu)是納米線FET，是一種晶體管的一面讓柵包圍的finFET。Intel的納米線FET有時(shí)被稱作為環(huán)柵FET,并己被國際工藝路線圖ITRS定義為可實(shí)現(xiàn)5納米的工藝技術(shù)。

　　如果intel不是走在前列，它不可能提供它的5納米進(jìn)展的訊息。它的報(bào)告似乎傳遞出一個(gè)信號(hào)，5納米可能有希望，或者已經(jīng)在它的工藝路線圖中采用了新的晶體管結(jié)構(gòu)。

　　在5納米的競(jìng)爭(zhēng)中，臺(tái)積電也不甘落后，它的共同執(zhí)行長(zhǎng)MarkLiu近期也聲言己經(jīng)開始對(duì)5納米的研發(fā)，并有望在7納米之后兩年推出。全球其他先進(jìn)制程制造商也都在關(guān)注5納米。

　　不用懷疑，芯片制造商只看到采用如今的finFET技術(shù)有可能延伸至7納米，至于5納米尚不清楚，或者有可能最終并不能實(shí)現(xiàn)。實(shí)際上在5納米時(shí)有許多技術(shù)上的挑戰(zhàn)，成本之高可能無法預(yù)計(jì)。

　　但是假設(shè)5納米出現(xiàn)在某個(gè)時(shí)刻,產(chǎn)業(yè)界將面臨眾多的難題。應(yīng)用材料公司的先進(jìn)圖形技術(shù)部副總裁MehdiVaez-ravani認(rèn)為每一項(xiàng)都是挑戰(zhàn)，有物理的和靈敏度的要求，有新材料方面的需求,而其中晶體管的結(jié)構(gòu)必需改變。

　　如果產(chǎn)業(yè)真的邁向5納米，將面臨什么樣的挑戰(zhàn)?美國半導(dǎo)體工程(SemiconductorEngineering)為了推動(dòng)進(jìn)步，從眾多挑戰(zhàn)中匯總以下幾個(gè)方面：

　　LamResearch的全球產(chǎn)品部首席技術(shù)官泮陽YangPan認(rèn)為,在通向5納米時(shí)功能與成本是無法躲避的最大挑戰(zhàn)，所以要引入新的技術(shù)與材料。

　　晶體管結(jié)構(gòu)

　　首先芯片制造商必須要作一個(gè)困難的決定，其中之一就是必須選擇在5納米時(shí)晶體管的結(jié)構(gòu)，如今有兩種可供選擇,finFET或者納米線FET。

　　格羅方德的先進(jìn)器件架構(gòu)總監(jiān)及院士SrinivasaBanna認(rèn)為，對(duì)于5納米，finFET是一種選擇。顯然這從產(chǎn)業(yè)角度希望盡可能延伸finFET技術(shù)，眾所周知產(chǎn)業(yè)界為了finFET的生態(tài)鏈己經(jīng)投了許多錢，因此從投資回報(bào)率角度上希望finFET技術(shù)能用得更久。

　　然而縮小finFET技術(shù)至5納米是個(gè)挑戰(zhàn)，因?yàn)樵?納米finFET時(shí),預(yù)計(jì)鰭的寬度是5納米，實(shí)際上這種結(jié)構(gòu)己經(jīng)達(dá)到理論極限。

　　Banna說這也是芯片制造商正在開發(fā)納米線FET的原因。納米線有很好的靜電優(yōu)勢(shì)(CMOS有靜電擊穿問題),但是也帶來許多問題，如什么是納米線的器件寬度,及器件能有多大的驅(qū)動(dòng)電流，這些業(yè)界都在模索之中。

　　三星的先進(jìn)邏輯實(shí)驗(yàn)室高級(jí)副總裁Rodder認(rèn)為,直到今天在5納米時(shí)在finFET或者納米線FET之間選擇誰會(huì)是勝利者為時(shí)尚早，因?yàn)闃I(yè)界正試圖尋求更多的解決方案。
掩膜制造

　　在芯片制造工藝流程中掩膜制造是首步工藝之一。過去是光刻技術(shù)來決定掩膜的型式及規(guī)格。而到5納米時(shí)掩膜的類型將由光刻的工藝是采用光學(xué)光刻，還是EUV來決定。

　　作5納米的光學(xué)掩膜是令人害怕的,同樣EUV的掩膜也十分困難。D2S的首席執(zhí)行官AkiFujimura認(rèn)為，EUV掩膜在很多方面與193i掩膜不一樣。因?yàn)樗泻艽蟮母淖?對(duì)于每個(gè)產(chǎn)品的特性或者功能,在供應(yīng)鏈中會(huì)產(chǎn)生很大影響，其中包括光刻膠、掩膜及中間掩膜,也涉及制造設(shè)備，如采用電子束寫入設(shè)備以及軟件。

　　盡管EUV掩膜在有些方面已取得進(jìn)展，但是還遠(yuǎn)遠(yuǎn)不夠,其中空白掩膜的檢查是個(gè)難點(diǎn)。至今EUV掩膜及中間掩膜的相關(guān)問題仍有待解決。

　　在5納米時(shí)掩膜的寫入時(shí)間是最大的挑戰(zhàn)。因?yàn)榻裉斓膯坞娮邮鴮懭朐O(shè)備在作復(fù)雜圖形時(shí)的出貨量不夠快,費(fèi)時(shí)太久。

　　為了解決掩膜寫入問題，目前有兩個(gè)公司，一個(gè)是IMS/JEOLduo，另一個(gè)是Nuflare，它們正采用新型的多束電子束寫入技術(shù)，目標(biāo)都是為了縮短寫入時(shí)間，有望在2016年發(fā)貨。

　　從己經(jīng)出爐的報(bào)告來看，由于技術(shù)原因，設(shè)備的研發(fā)用了比預(yù)期長(zhǎng)得多的時(shí)間。D2S的Fujimura說，任何突破性的創(chuàng)新技術(shù)從研發(fā)到成功,再到達(dá)到量產(chǎn)水平，都是如此。

　　圖形

　　掩膜完成之后，它將在生產(chǎn)線中使用。掩膜放在光刻機(jī)中,然后通過掩膜的投影光線把圖形留在硅片的光刻膠上面。

　　理論上看，EUV的光刻工藝相對(duì)簡(jiǎn)單，可以節(jié)省成本。但是即便EUV在7納米，或者5納米時(shí)準(zhǔn)備好,從芯片制造商角度尚離不開多次圖形曝光技術(shù)。因?yàn)檎嬲年P(guān)鍵層(criticallayers)才需要采用EUV,所以未來combined混合模式光刻是趨勢(shì)。

　　在5納米時(shí)圖形的形成是很大的挑戰(zhàn)。為此芯片制造商希望EUV光刻能在7納米，或者5納米時(shí)準(zhǔn)備好。然而目前EUV光刻機(jī)尚未真正達(dá)到量產(chǎn)水平，它的光源功率、光刻膠以及掩膜的供應(yīng)鏈尚未完善。

　　如果EUV光刻在7納米，或者5納米時(shí)不能達(dá)到量產(chǎn)要求，芯片制造商會(huì)面臨窘境。盡管193i光刻有可能延伸至7納米，及以下，但是芯片制造成本的上升可能讓人無法接受。

　　在5納米時(shí)采用EUV肯定比193i方法便宜，但是由于EUV光刻的供應(yīng)鏈大的改變，必須要在整個(gè)工藝制造中新建，它的代價(jià)也高得驚人,全球只有極少數(shù)公司能支持它。

　　MentorGraphics的經(jīng)理DavidAbercrombie認(rèn)為，在5納米時(shí)芯片制造商可能會(huì)采用不協(xié)調(diào)的混合策略,EUV的到來并不表示多次圖形曝光技術(shù)的結(jié)束。在5納米時(shí)即便EUV己準(zhǔn)備好，非常可能根據(jù)線寬不同要求采用混用模式，即分別有193i單次及多次圖形曝光,單次EUV及非常可能EUV也要采用多次圖形曝光技術(shù)。

　　這一切都由不同的工藝尺寸來決定，對(duì)于那些簡(jiǎn)單/大尺寸的光刻層會(huì)采用193i單次圖形曝光。相信至少兩次圖形曝光193i2LE相比單次EUV光刻要省錢，在三次圖形曝光技術(shù)193i3LE中對(duì)于有些層非常可能會(huì)更省錢。它認(rèn)為自對(duì)準(zhǔn)的兩次圖形曝光(SADP)也比單次EUV光刻便宜。只有到4LE或者5LE時(shí)EUV才有優(yōu)勢(shì)。所以對(duì)應(yīng)于不同尺寸的光刻層要采用相應(yīng)的方法,及EUV光刻可能作為自對(duì)準(zhǔn)的四次圖形曝光技術(shù)(SAQP)的替代品。

　　當(dāng)EUV延伸至7納米以下時(shí)，作為一種提高光刻機(jī)的放大倍率方法需要大數(shù)值孔徑的鏡頭(NA),為此ASML已經(jīng)開發(fā)了一種變形鏡頭。它的兩軸EUV鏡頭在掃描模式下能支持八倍放大,而在其他模式下也有四倍,因此NA要達(dá)0.5至0.6。

　　由此帶來的問題是EUV光刻機(jī)的吞吐量矛盾，它的曝光硅片僅為全場(chǎng)尺寸的一半,與今天EUV光刻機(jī)能進(jìn)行全場(chǎng)尺寸的曝光不一樣。

　　Mentor的Abercrombie說，問題擺在眼前，十分清楚，假設(shè)EUV錯(cuò)失5納米機(jī)會(huì),或者技術(shù)最終失敗,要完成5納米怎么辦?業(yè)界只能綜合采用更嚴(yán)的設(shè)計(jì)規(guī)則及更復(fù)雜的多次圖形曝光技術(shù)。非常可能是五次圖形曝光技術(shù)5LE,把多次圖形曝光技術(shù)的線寬再次分半的自對(duì)準(zhǔn)的四次圖形光刻技術(shù)(SAQP),因此工藝之中會(huì)有更多的圖形需要采用多次圖形曝光技術(shù),無疑將導(dǎo)致成本及工藝循環(huán)周期的增加。

　　晶體管材料

　　另一個(gè)因素是晶體管的形成。目前芯片制造商在16nm/14nm,包括10nm時(shí)都采用finFET結(jié)構(gòu)，但是也到了轉(zhuǎn)折階段。

　　納米線FET的晶體管結(jié)構(gòu)的許多工藝步驟與finFET一樣。在納米線FET中納米線從源穿過柵層一直到漏。開初的納米線FET可能由三個(gè)堆疊線組成。

　　Lam的泮認(rèn)為，到5納米時(shí),需要一個(gè)更有潛力的晶體管形式,包括能使電子或者空穴遷移率更快的新溝道材料等。為了降低器件的功耗及提高它的頻率而采用的新技術(shù),必須要能減少接觸電阻及寄生電容。

　　以intel提出的納米線FET為例。在實(shí)驗(yàn)室中,它們?cè)囼?yàn)了相比硅材料更優(yōu)的多種不同的溝道材料。如為了增大驅(qū)動(dòng)電流,采用鍺的溝道材料，用在NMOS及PMOS晶體管中都是不錯(cuò)的。同樣為了減少電容及降低功耗,可以把鍺材料用在PMOS中，以及把III-V族材料用在NMOS中。

　　互連

　　互連的問題是什么?應(yīng)用材料公司的策略計(jì)劃部資深總監(jiān)MichealChudzik說,III-V、富鍺及純鍺都有禁帶寬度的問題,如漏電流變大。鍺與III-V族材料在柵堆結(jié)構(gòu)中有可靠性問題，至今未解決。

　　晶體管制成后，下面是后道工藝(BEOL),引線互連是器件必須的。由于采用通孔技術(shù)，器件的引線之間非常靠近,會(huì)由于電阻電容的RC振蕩而導(dǎo)致芯片的延遲。

　　在每個(gè)工藝節(jié)點(diǎn)上問題越來越升級(jí)，業(yè)界正在開發(fā)不同的材料來解決互連問題，但是當(dāng)在7納米及以下時(shí)目前尚無更好的解決辦法。

　　IMEC的工藝技術(shù)和邏輯器件研發(fā)部副總裁AaronThean說，未來最大的改變是在后道工藝中也需要采用多次圖形曝光技術(shù)，因此后道的成本將像火箭一樣上升。這表明，在推動(dòng)下一代工藝節(jié)點(diǎn)時(shí)成本變成每個(gè)人必須面對(duì)的問題。

　　除非在后道工藝中有大的突破,否則在5納米時(shí)問題越來越復(fù)雜。越來越多的層級(jí)需要采用多次圖形曝光技術(shù),原先認(rèn)為相對(duì)簡(jiǎn)單的后道工藝也很難應(yīng)對(duì)。

　　工藝控制

　　芯片制造工藝流程中有許多工藝檢查點(diǎn)，未來是挑戰(zhàn)?光學(xué)檢驗(yàn)在生產(chǎn)線中仍是主力軍，但是在20納米及以下時(shí)的缺陷檢測(cè)開始有困難。使用電子束技術(shù)能檢測(cè)微小缺陷,然而受目前的技術(shù)限止，速度太慢。

　　為了解決這些問題產(chǎn)業(yè)界開始采用多朿電子束檢查設(shè)備，但是此項(xiàng)技術(shù)可能直到2020年時(shí)也沒有準(zhǔn)備好。

　　那么7納米與5納米的解決方案在那里?應(yīng)用材料公司的Vaez-Iravani說，實(shí)際上未來生產(chǎn)線中光學(xué)與電子束兩種檢查設(shè)備都必須要準(zhǔn)備好。

　　工藝檢測(cè)也是需要面對(duì)的問題。在一條生產(chǎn)線中檢測(cè)點(diǎn)有許許多多，也不可能由一種設(shè)備全部解決。芯片制造商必須使用多種不同的檢測(cè)設(shè)備。KLA-Tencor的圖形市場(chǎng)部副總裁AdyLevy說，當(dāng)IC設(shè)計(jì)由一個(gè)工藝節(jié)點(diǎn)向下一個(gè)更細(xì)的邁進(jìn)時(shí),計(jì)量檢測(cè)設(shè)備同樣面臨挑戰(zhàn)。不管是光學(xué)或是電子束設(shè)備都必須考慮它的信號(hào)與噪聲比、測(cè)量精度、使用是否方便,以及在量產(chǎn)中是否有它的價(jià)值與地位。

　　Lam的泮說，還有挑戰(zhàn)等著我們，由于表面的散射效應(yīng)、高線(highline)和通孔及更大的變異等，將推動(dòng)業(yè)界采用低電阻率金屬層,以及開發(fā)工藝解決方案要求更嚴(yán)的工藝控制。采用下一代光刻EUV，或者延伸多次圖形曝光技術(shù)等，以及下一代器件實(shí)現(xiàn)經(jīng)濟(jì)性的量產(chǎn)，都需要有更嚴(yán)的工藝控制,以實(shí)現(xiàn)可接受的成品率,當(dāng)然還包括面對(duì)成本的挑戰(zhàn)。