近幾個月來，一些主要的半導體業(yè)者與IC代工廠陸續(xù)宣布微縮IC的電晶體尺寸至14奈米(nm)，從而為物聯(lián)網(wǎng)(IoT)系統(tǒng)單晶片(SoC)降低尺寸與成本的下一步鋪路。

　　然而，Objective Analysis半導體產(chǎn)業(yè)分析師Tom Starnes表示，從發(fā)展時程上看來并沒有這么快。他指出，“目前所發(fā)布的消息大部份都與標準的微處理器架構有關，而與物聯(lián)網(wǎng)裝置的要求關系不大。”

　　“這些主要都是數(shù)位系統(tǒng)，真的要微縮至這么小的幾何尺寸并不容易，密切掌握基于微控制器的物聯(lián)網(wǎng)裝置需求才能輕松地實現(xiàn)。”

　　基于MCU的SoC不僅僅是數(shù)位元件的組合，同時也包括了大量的類比功能、無線RF電路、快閃記憶體與靜態(tài)隨機存取記憶體(SRAM)——其中沒有一項能夠像數(shù)位電晶體一樣輕松地微縮或具有可預測性。

　　“最終將會針對物聯(lián)網(wǎng)出現(xiàn)一個可行的MCU SoC市場，它將能夠利用微縮至14nm~20nm或更小的制程節(jié)點，但并不是現(xiàn)在，”Starnes表示。

　　芯科實驗室(Silicon Labs)全球營運資深副總裁Sandeep Kumar對此表示認同。他并指出，相對于全數(shù)位化的SoC，終端節(jié)點的物聯(lián)網(wǎng)SoC具有不同的要求與挑戰(zhàn)。

　　“無線連接性、整合型MPU、低功耗作業(yè)、低漏電SRAM與非揮發(fā)性記憶器(NVM)智財權(IP)，種種因素都使得制程技術選擇更具關鍵。”Kumar還補充說：“這些物聯(lián)網(wǎng)SoC并不會采用與數(shù)位SoC普遍使用的相同方式來追逐摩爾定律(Moore’s law)。”

　　無線物聯(lián)網(wǎng)端點中的MCU SoC結合一系列的功能，包括非揮發(fā)性記憶體以及感測器、類比/混合訊號、窄頻寬頻RF等各種電路，以及天線、電池與電源管理等周邊裝置功能

　　Kumar以Silicon Labs公司的經(jīng)驗為例表示，該公司的設計瞄準了消費性穿戴式裝置、家庭自動化、智慧電表、智慧照明、健康與健身、工廠自動化、運輸、物流與農業(yè)等市場的低功耗、低資料率無線連接應用。為了支援這一類的設計，Silicon Labs仍然采用90nm制程制造基于ARM的32位元無線SoC，Kumar表示，該公司并未看到短期內有進一步推動制程節(jié)點進展的迫切需要。

　　“針對無線連接的復雜、高能效射頻(RF)設計，以及用于感測或連接低壓電流感測器的類比功能，都和物聯(lián)網(wǎng)SoC的數(shù)位性能一樣至關重要。”Kumar說：“這些SoC并非用于桌上型個人電腦(PC)、行動PC、平板電腦或甚至手機等功耗要求像物聯(lián)網(wǎng)終端節(jié)點那么關鍵的應用。

　　“物聯(lián)網(wǎng) SoC用于經(jīng)常以鈕扣電池運作5-10年壽命的無線應用。在這項技術節(jié)點中選用的低漏電SRAM與高耐受性NVM IP，使其于設計這些SoC產(chǎn)品時難以遵循追蹤摩爾定律的最小制程。”

　　根據(jù)Kumar表不，在設計和制造這些SoC時，成本是另一項非常重要的考慮因素。

　　為物聯(lián)網(wǎng)SoC的復雜類比連接功能進行設計時，必須使用NVM與混合訊號RF技術的選項導致了晶片層數(shù)增加。要利用一項更小的制程節(jié)點來制造額外增加這么多層數(shù)的SoC，使其成本變得更高昂，在一個以成本/性能最佳平衡作為成功關鍵的設計中，這的確是一項重要的顧慮。

　　“物聯(lián)網(wǎng)市場十分零散且范圍廣泛，”Kumar說。“其應用范圍從穿戴式裝置、醫(yī)療裝置、汽車，一直到工業(yè)自動化和農業(yè)。在物聯(lián)網(wǎng)中的每個應用領域都有特定的需求，對于一些特殊應用來說，不見得會因為市場量大而降低成本。”

　　飛思卡爾半導體(Freescale Semiconductor)面臨著類似的壓力。雖然該公司仍保有為自家多款成熟產(chǎn)品進行制造的能力，但隨著一些關鍵產(chǎn)品領域的制程微縮至90nm以下，飛思卡爾已經(jīng)開始與幾家關鍵的晶圓代工廠密切合作了。

　　隨著半導體制程進展到奈米級，IC制造將會由彼此沖突的兩種需求所帶動：高性能的數(shù)位IC，以及針對一系列連網(wǎng)應用的MCU SoC所需的混合訊號需求

　　根據(jù)飛思卡爾半導體應用處理器業(yè)務與先進技術推廣部副總裁Ronald Martino表示，該公司仍使用其內部晶圓廠開發(fā)基于代工廠基礎制程的自家設計。一旦擁有所需要的各種功能與功耗組合時，才會將交由代工廠進行最后的生產(chǎn)。目前該公司正將其物聯(lián)網(wǎng)MCU的Kenetis系列轉移至40nm——這是在其28nm全耗盡型絕緣上覆矽(FD-SOI) i.MX媒體處理器以及為其16nm FinFET實現(xiàn)QorIQ網(wǎng)路處理器的下一代技術。

　　對于物聯(lián)網(wǎng)市場的MCU供應商來說，盡管成本與處理器性能是重要的因素，在這種以電池或環(huán)境能量供電的終端節(jié)點設計中，更重要的是功率效率。

　　“雖然表面上看來較小的制程節(jié)點會為你帶來低功率作業(yè)，但由于各種不同元件的微縮情況不一，使得到達目標之路也十分崎嶇，”IHS Global Inc.嵌入式處理器總分析師Tom Hackenberg說，“然而，其間的差距正迅速縮小中。五年前像一些類比或RF元件大約比數(shù)位元件落后3-4個制程節(jié)點。”

　　“如今，其間的差距已經(jīng)縮小到1-2個節(jié)點了，我們很快地就會看到采用32位元MCU的物聯(lián)網(wǎng)裝置供應商開始轉向28nm~50nm，實際情況依據(jù)是否所有的元件(例如類比)適用而定，其中有許多仍取決于其目標市場的利潤空間。”

　　事實上，物聯(lián)網(wǎng)的贏家并不會是具有最強大最先進制程節(jié)點策略的公司，而是那些懂得掌握各種相關技術、應用與市場需求以及擁有專業(yè)知識知道因應需求時機導入最合適制程的公司。